FPGA系列(2)
ZYNQ架构和AXI协议
Xilinx 产品线
FPGA 和 SoC 是 Xilinx 目前两大主要的产品系列。
FPGA 即纯 FPGA 芯片，按照工艺节点分为 UltraScale+（16nm）、UltraScale（20nm）、7 Series（28nm）三大类，类似于 CPU 中第几代的概念。在每个类别中，又分为 Spartan、Artex、Kintex、Virtex 四个子系列，面向不同的应用场景和市场定位，性能依次提升。
SoC 系列主要就是指 ZYNQ 计算架构的芯片，分为 ZYNQ-7000 SoC、ZYNQ UltraScale+ MPSoC、ZYNQ UltraScale+ RFSoC 三类。
- ZYNQ-7000 SoC 的 PS 端为 Cortex A9 的 Arm 核心，为 ARMv7-A 架构，32 位；PL 端为 7 Series 的 FPGA。
- ZYNQ UltraScale+ MPSoC（MultiProcessor）的 PS 端为 Cortex A53 的 Arm 核心，为 ARM-v8-A 架构，64 位，另外还配备 Cortex-R5F 作为协处理器；PL 端为 UltraScale+的 FPGA。ZYNQ UltraScale+ MPSoC 系列再往下又可以细分为 CG、EG、EV 三类。
- ZYNQ UltraScale+ RFSoC（Radio Frequency）与 ZYNQ UltraScale+ MPSoC 的区别仅在于配备了高速 ADC 和 DAC 通道，用于射频领域。
ZYNQ 架构介绍
ZYNQ 架构是 FPGA + Arm 的多处理器系统，集成了 FPGA 的可编程逻辑（PL）与 ARM 处理器核心（PS），两者之间通过 AXI（Advanced eXtensible Interface）总线实现低延迟数据传输。PS 具有固定的架构，包含了处理器和系统的存储器，适合控制或具有串行执行特性的部分以及浮点计算等；而 PL 是完全灵活的，适合并行流处理。
ZYNQ 的 PS 内集成了很多外设控制器模块，如 UART、SPI、I2C、CAN、USB、Ethernet 等，本质上是固化在 ZYNQ 芯片中的硬核外设 IP，是 PS 区域内的逻辑电路。它们存在于 SoC 的 PS 端，与 ARM CPU 核、DDR 控制器、时钟系统等都在同一个芯片中，通过 AXI 总线与 CPU 内核连接，CPU 可以读写寄存器来控制外设。
在 UltraScale+ MPSoC 系列中，PS 端分由 FPD 和 LPD 两个主要电源域/性能域构成，FPD（Full Power Domain）为高性能运算域，包含 APU、GPU、DDR 控制器、FPGA 高性能互联等；LPD（Low Power Domain）为低功耗控制域，包含 RPU、部分外设（I2C/SPI/UART）、低功耗互联等。APU 是高性能的应用处理单元，是基于 ARM Cortex-A53（64bit）的四核处理器，通常运行 Linux、Petalinux、Yocto 等操作系统；RPU 是实时处理单元，是基于 ARM Cortex-R5F（32bit）的双核处理器，通常运行 FreeRTOS 和裸机程序。
ZYNQ 系统启动模式
ZYNQ 通常有多种 BOOT MODE，常见的包括 JTAG、QSPI、SD 卡；其中从 SD 卡启动需要 SD 卡为 FAT 文件系统，且卡中有 BOOT.bin 文件。无论选择哪种启动模式，在 vitis 中运行程序时都会通过 JTAG 接管系统，并按照配置执行初始化，比如先通过 JTAG 对整个系统复位，所有处理器核（A53、R5、PMU、PL）都会被复位，FPGA（PL 部分）被清空，所有寄存器恢复到默认状态；然后重新配置 PL 部分，通过 JTAG 重新下载 bit 文件；然后执行 psu_init 这个板级初始化脚本，完成 CPU、DDR、外设的初始化配置；然后上电激活 PL 端；选择运行的 CPU 核并挂起，下载程序之后运行 elf 文件。
AXI 物理接口
ZYNQ 7010 在硬件上实现了九个 AXI 物理接口，包含 AXI-GP0~AXI-GP3、AXI-HP0~AXI-HP3、AXI-ACP 共九个。GP 为 32 位接口，理论带宽 600MB/s，两个 PL 主 PS 从，两个 PS 主 PL 从；HP 接口和 ACP 接口可配置为 32 或 64 位接口，理论带宽 1200MB/s，均为 PL 主 PS 从。ACP 与 HP 接口的区别在于 ACP 可以保证与 CPU Cache 的一致性而不需要手动维护缓存一致性。不同的物理接口可以配置不同的数据和地址总线宽度以及其它一系列参数。需要注意的是，对于 ZYNQ 7010 来说，通过 AXI 访问 PS 端 DDR 时，虽然 AXI 的物理接口有很多，但 PS 端的 DDR 控制器只有一个，即 DDR 只有一个口，一般会通过 AXI InterConnect 或 AXI SmartConnect 这样的 IP 来完成仲裁和中间的映射，具体机制笔者目前也没有搞清楚。
一个物理接口的方向性是固定的，要么只能发起事务，要么只能响应事务。每个物理接口支持的协议也是确定的，HP 和 ACP 接口支持 AXI4 协议，GP 接口支持 AXI4 和 AXI4-Lite 协议，而 AXI4-Stream 协议是纯 PL 内部的连接方式，需要用 AXI-DMA 或其它类似模块在 PL 内部实现 AXI4 到 AXI4-Stream 的转换。
在 AXI 协议的实现上，PS 端的 ARM 有硬件支持的 AXI 接口，而 PL 端需要使用逻辑实现相应的 AXI 协议，Xilinx 提供的现成 IP 如 AXI-DMA、AXI-GPIO、AXI-Datamover、AXI-Stream 都实现了这一接口。
AXI 协议
AXI 全称 Advanced eXtensible Interface，是 ARM 提出的 AMBA 协议标准的一部分，Xilinx 从 6 系列的 FPGA 开始引入这一协议。
AXI 属于片上总线协议，描述主设备和从设备之间的数据传输方式，通过 VALID 和 READY 信号的握手机制建立主从设备之间的连接（VALID 来自主设备，READY 来自从设备）。任意通道上完成一次数据交互都称为一个传输 transfer，当 VALID 和 READY 信号均为高电平时到来时钟上升沿，就会发生传输。一个通道内 VALID 和 READY 信号的建立顺序无关紧要。VALID/READY 机制使得数据的发送和接受方都有能力控制传输速率。
ZYNQ 中使用的主要是 AXI4 协议族，包括 AXI4、AXI4-Lite、AXI4-Stream 三种协议。（注：burst 指一个地址中可发生多次数据传输的传输事务，burst 操作只需要提供首地址）
AXI4：存储器映射总线，采用内存映射控制，支持 burst 传输，高带宽，适合访问块式内存，常用于 DDR 等大量数据读写。
- AXI4-Lite：存储器映射总线，采用内存映射控制，仅支持单数据传输，常用于访问和配置状态寄存器。
- AXI4-Stream：连续流式接口，没有地址的概念，支持 burst 传输，适合访问流式内存，常用于视频流、FFT 数据等流式数据通路。
AXI 和 AXI-LITE 都采用内存映射控制，有地址的概念，有五个独立的通道；而 AXI-Stream 采用连续流式控制，没有地址的概念，只有一个通道。AXI 和 AXI-LITE 的区别在于前者支持单地址多数据的 burst 传输，而后者仅支持单地址单数据传输，一般用于访问和配置寄存器。
AXI4 和 AXI4-Lite 中，将一次传输事务分为五个独立通道，分别为读地址 AR、读数据 R、写地址 AW、写数据 W 和写响应 B。每个通道各有一组独立的信号线（各信号线的具体含义这里不一一列出），有一个独立的 AXI 握手协议，因此 AXI 协议支持同时进行读写操作。AXI4-Stream 由于没有地址的概念，因此也仅定义了一条通道，完成握手和数据传输。
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虽然 AXI 协议的五个通道是独立并行的，但并非完全没有逻辑时序约束。AXI 协议要求读通道中读数据位于读地址之后，具体来说是 AR 通道地址有效之后才会返回 R 通道 VALID；类似地，要求写响应位于写通道中地最后一次写入传输之后，具体来说是 B 通道 VALID 只能在最后一个 W 通道地数据拍结束之后才出现。不过，这样的约束是通过 READY 和 VALID 信号实现的，设计时无需考虑地址和数据的先后顺序，较为灵活，只要保证符合 READY 和 VALID 信号的握手机制即可。
AXI 协议的一些特性如下：
- AXI 允许读数据返回之前，又发起一次新的读请求，类似于流水线的概念。延迟较大的情况下，可以做到不影响带宽，将延迟掩盖起来。
- 支持非对齐传输：传输的地址和数据宽度一致时称为对齐传输，地址是字节地址的情况下，假设总线数据宽度为 32bit（4 字节）每次访问的起始地址是 4 的倍数，那么就是对齐的。而 AXI 协议通过 WSTRB 的掩码机制，每一位对应一个字节，可以控制只写入部分字节，因此写传输可以起始于任意地址，不必是 4 字节边界。
- ARSIZE 和 ARBURST 分别规定了单次传输的数据宽度（如 4 字节、8 字节等）和突发类型（FIXED 地址固定、INCR 地址按固定值递增、WRAP 地址递增但循环）。写通道同样有这样的信号。
- 支持不同 ID 之间的乱序传输，同一个 ID 内则是保序的。AXI4 中已经取消了 WID 信号的使用，不再支持写乱序。
- AXI 协议是一个点对点的主从接口，当多个外设需要相互交互数据时，需要加入 AXI Interconnect 模块（Xilinx 提供了相应的 IP），本质上是一个实现交换机制的互联矩阵。
AXI 桥接
两种不同访问方式的协议之间的通信称为桥接（Bridge）。在 ZYNQ 系统中，通常的数据流分布为：PS 端的处理器、DDR、FPGA 侧的 BRAM 等都是块式存储，而 PL 端的加速器、许多数据处理的 IP、FIFO 等都是流式存储，因此需要频繁地在 AXI 和 AXI-Stream 两中协议之间作桥接。AXI 或 AXI Lite 的块式访问和 AXI Stream 的流式访问之间的通信是 ZYNQ 架构中最常见的桥接，典型的场景是 PS 端的 DDR 为 AXI 的 Memory Mapped，而算法模块为 Stream。
注：块式内存和流式内存是两种数据传输模型。块式数据的数据按照地址排列，一次访问一大块数据，典型的访问方式是内存地址+长度，如 DDR / PS 内存存储、CPU 内存搬运等；流式数据的数据不需要地址，一次访问一个元素，一个接一个，典型的方式是按时间按拍数，如 FPGA 内部视频像素流、FFT 数据流等流水线模块处理。
IO 互联
MIO 和 EMIO 都是 ZYNQ 中 PS 端的 IO 资源。MIO （Multiplexed IO）是 PS 端提供的物理 IO 管脚，可以连接诸如 UART、SPI、I2C、GPIO 等外设，通过 vivado 设置可以将信号通过 MIO 导出。PS 端的 IO 分配是固定的，自然也不需要在 Vivado 中分配管脚，但需要在 Vivado 工程将 ARM 添加到工程中才能使用。
EMIO 是 PS 端的信号（注意不是来自 PS 封装的 MIO 引脚）通过 AXI 接口暴露到 PL 侧的一组逻辑 GPIO 接口，来源是 PS 内部信号，是逻辑线而非物理引脚。这样的逻辑线接入 IOBUF 之后，才成为 PL 端可以实际操作的物理引脚。PS 侧的信号可以通过 EMIO 连接到 PL 端的 FPGA fabric，再从 PL 的 I/O Bank 的管脚引出。
AXI GPIO 是 Xilinx 提供的 PL 侧的外设 IP 核，作用是让 PS 通过 AXI 总线访问 PL 端的 GPIO，即 PS 端可以访问到 PL 端的信号。AXI GPIO 来源是 PL 内部逻辑，PS 通过 AXI 寄存器访问 PL GPIO，读写过程需要 AXI 总线。AXI GPIO 相较于 EMIO 的好处是，可以将多个 GPIO 当作总线一起控制；EMIO 则比较适合单个 GPIO 信号的控制。另外，如果使用 Board Interface，可以不用手动添加相应的管脚约束。